DRAM“危机”

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在AI的狂飙猛进中，大模型规模呈指数级增长态势，从最初的 GPT-3的1750 亿参数，到如今前沿模型迈向万亿级参数的征程，每一次跨越都对计算资源提出了近乎苛刻的要求，尤其是存储带宽，给传统的内存技术带来了巨大挑战。

在过去几十年中，服务器硬件的算力峰值基本以每两年3倍的速度飞速增长，展现出强大的计算潜力。然而，DRAM带宽的增长速度却仅为每两年1.6倍，片间互连带宽的增速更是只有每两年1.4倍。这种不均衡的发展速度，使得在长达20年的时间跨度里，造成了内存的存取速度严重滞后于处理器的计算速度，内存瓶颈导致高性能处理器难以发挥出应有的功效，这对日益增长的高性能计算形成了极大的制约。

这种不均衡的发展，被业界称为“存储墙”问题。

“存储墙”的存在使得处理器的性能无法得到充分发挥，严重制约了AI模型的训练和推理速度。有相关研究表明，在一些大规模的AI训练任务中，由于内存墙的存在，处理器的实际利用率可能只有理论峰值的20% - 30%，这无疑是对计算资源的巨大浪费。

直到HBM的出现，宛如一场存储领域的革命，彻底改变了传统DRAM的布局模式。HBM 凭借其超高的带宽，能够实现每秒1.2TB的数据传输速度，这一数字是传统DRAM的数倍甚至数十倍，有效缓解了内存带宽的压力，使得AI芯片能够更快速地获取和处理数据，从而提升计算效率，满足AI模型对带宽的极致需求。

而HBM之所以能够实现如此高的带宽，关键在于其采用了先进的3D堆叠技术，通过硅通孔（TSV）技术，将多个DRAM芯片垂直堆叠在一起，形成了一个紧密的存储模块。在传统的DRAM中，芯片是平铺在电路板上的，数据传输线路较长，信号衰减和延迟较大。而HBM的3D堆叠结构使得数据传输线路大幅缩短，信号传输更加快速和稳定。

然而，尽管HBM在技术上展现出了巨大的优势，但其制造过程堪称一场精密而复杂的“垂直革命”，其核心在于TSV、减薄封装和微凸点等关键技术的协同运用，每一个环节都蕴含着极高的技术难度和工艺挑战，且其高昂的成本或许也成为了制约其大规模应用的一大障碍，使得许多对成本较为敏感的应用场景望而却步。

综合来看，传统DRAM面临“存储墙”瓶颈；DRAM堆叠而来的HBM同样面临工艺复杂、成本高昂的挑战。

因此，当传统DRAM及其路径延续性技术创新的弊端开始暴露出来，市场亟待能够满足新场景需求的存储器产品，一些新型存储迎来机会窗口。

DRAM危机，新型存储技术群雄逐鹿

3D铁电RAM：DRAM存储架构的颠覆者

在探索DRAM替代技术的征程中，3D铁电RAM展现出了巨大的潜力，成为了备受瞩目的焦点。

其中，美国SunRise Memory企业便是这一领域的开拓者，他们致力于开发用于AI应用的3D铁电RAM芯片，其技术路径极具创新性。

据了解，SunRise Memory采用垂直堆叠的FeFET存储单元，这种独特的设计使其目标存储密度比传统DRAM芯片提高10倍。通过巧妙地利用HfO2（二氧化铪）的铁电效应，该技术实现了非易失性存储，这意味着在断电后数据依然能够得以保存，提高了数据的安全性和稳定性。

不仅如此，其功耗相较于传统DRAM降低了90%，这对于对功耗极为敏感的AI应用来说，无疑是一个巨大的优势。在数据中心中，大量的服务器需要长时间运行，功耗的降低不仅可以减少能源成本，还能降低散热需求，从而降低整个数据中心的运营成本。

因此，与传统DRAM相比，3D铁电RAM在性能上具有明显的优势。它不仅具备DRAM的高速读写特性，能够快速响应数据请求，还拥有闪存的非易失性，无需频繁刷新数据，降低了能耗。

对此，SunRise坚信3D铁电RAM能够提供高容量、高带宽、低功耗的替代方案。该企业已组建了一支由40名工程师组成的团队，分别位于美国和以色列，并正在设计其铁电RAM，使其能够在现有的掌握3D工艺流程的大批量晶圆厂（例如3D NAND晶圆厂）中生产。

SunRise企业还表示，该芯片级架构还希翼并行管理数百个独立的存储库——优化带宽而非芯片面积和成本，这将有助于降低延迟，并支撑以内存为中心的AI推理和训练以及高性能计算。这一目标一旦实现，或将为AI推理和训练以及高性能计算带来前所未有的变革。

然而，3D铁电RAM要实现大规模商业化生产，还面临着诸多挑战。在材料方面，需要进一步优化HfO2等铁电材料的性能，提高其稳定性和可靠性。在制造工艺上，也需要不断创新，降低生产成本，提高生产效率。

SunRise也并未透露何时能将3D铁电RAM推向市场，也未透露哪些具备3D技术的制造商可以成为其合作伙伴。只是在其网站上表示，目前开发过程已进行到一半左右。

此外，韩国科学技术院（KAIST）在铁电存储领域也取得了突破。

其研究团队在FeFET与HfO2铁电效应的研究上，通过精确调控HfO2铁电材料的准同型相界（MPB），成功实现低功耗、高可靠性的FeFET器件。这一成果为存储技术的发展开辟了新的道路。

据悉，准同型相界是铁电材料中两种相之间的特殊区域，在这个区域内，材料的性能会发生显著变化。KAIST的研究团队巧妙地利用这一特性，通过调整材料的成分和制备工艺，使得FeFET器件的性能得到了极大的提升。他们研发的FeFET器件，存储单元面积可缩小至4F，这一成果使得存储密度大幅提升，为3D DRAM堆叠奠定了坚实基础。

整体来看，在实际应用中，这种新型的FeFET器件展现出了巨大的潜力。在数据中心中，它可以提高存储系统的性能，降低能耗，为大规模数据存储和处理提供更高效的解决方案。当然，从实验室研究到实际应用，还有很长的路要走。研究团队需要进一步优化器件的性能，提高其兼容性和稳定性，以满足不同应用场景的需求。同时，还需要与产业界紧密合作，推动技术的产业化进程。

DRAM+非易失性内存，新革新

内存供应商Neumonda GmbH已与Ferroelectric Memory Co.（FMC）联手，帮助销售FMC的“DRAM+”非易失性内存。

Neumonda在DRAM内存设计和测试领域拥有多项专利，将为FMC提供内存咨询服务，并为其非易失性DRAM+产品提供Rhinoe、Octopus和Raptor测试平台。两家企业将在测试解决方案的设计和提供以及DRAM+的市场营销方面展开合作。

FMC成立于2016年，是德累斯顿工业大学孵化器企业NaMLab GmbH的衍生企业。据悉，FMC成立的初衷是将HfO2铁电效应这一颠覆性发明应用于半导体存储器，将其应用于DRAM，可将DRAM电容器转变为低功耗、非易失性存储设备，同时保持DRAM的高性能，从而生产出适用于AI计算的颠覆性非易失性DRAM存储器。

较旧的FeRAM技术（通常使用锆钛酸铅 (PZT) 作为铁电层）容量有限。大多数商用产品最多只有几兆字节，4MB或8MB相当常见。PZT无法随着工艺节点的缩小而很好地扩展，并且与标准CMOS工艺的集成既困难又昂贵。因此，像1T1C（一个晶体管，一个电容器）这样的单元结构比DRAM或NAND占用更多的面积。

转向HfO2将改变游戏规则。HfO与CMOS兼容，可远低于10nm制程，并可与现有的半导体制造工艺集成。因此，使用HfO2可实现更高的密度和性能，可能达到千兆位到千兆字节的范围，使其更接近DRAM。

Neumonda将通过咨询和提供其先进测试系统Rhinoe、Octopus和Raptor的使用权来支撑FMC。这些平台专为低成本、节能和独立的内存测试而设计。Neumonda的系统提供传统设备无法实现的详细分析，并且成本显著降低。

不过，FMC尚未透露DRAM+何时实现商用，以及由谁以何种配置生产内存芯片，或采用何种制造节点。但FMC在其网站上声明，其DRAM+产品系列可用于AI训练、工业、汽车和消费应用。此外，FMC还提到了Cache+产品线，将DRAM+理念扩展到Chiplet形式的非易失性缓存存储器。

Imec重构DRAM架构：2T0C设计改写游戏规则

DRAM是传统计算架构中的主存储器，其位单元在概念上非常简单。它由一个电容器 (1C) 和一个硅基晶体管 (1T)组成。电容器的作用是存储电荷，而晶体管则用于访问电容器，以读取存储的电荷量或存储新电荷。

多年来，位单元密度的扩展使业界得以推出后续几代DRAM技术，并应对日益增长的DRAM需求。但自2015年左右以来，DRAM内存技术一直难以跟上处理器逻辑部分性能改进的步伐：扩展、成本和功率效率 问题构成了不断上升的“内存墙”的组成部分。大电容限制了1T1C位单元的可扩展性和3D集成，而这是迈向高密度DRAM的最终途径。此外，随着存取晶体管变得越来越小，它为电容电荷的流失提供了越来越大的漏电路径。这会降低数据保留时间，并需要更频繁地刷新DRAM单元——从而影响功耗。

2020年，imec报告了一种新颖的DRAM位单元概念，可以一次性解决这两个问题：一个位单元由两个薄膜晶体管(2T，一个用于读取，一个用于写入) 和无电容器(0C) 组成。薄膜晶体管的导电通道由氧化物半导体组成，例如氧化铟镓锌 (IGZO)。由于其宽带隙，基于IGZO的晶体管具有极低的关断电流，有利于存储器的保留时间、刷新率和功耗。更长的保留时间也放宽了对存储电容的要求，允许读取晶体管的寄生电容接管存储元件的角色。

同时，制造IGZO 2T0C位单元比传统单元更简单、更具成本效益。除Si之外，IGZO材料可以在相对较低的温度下沉积，从而与后端制程 (BEOL) 工艺兼容。这为新的DRAM架构打开了大门。

首先，它允许将DRAM外围设备移到DRAM存储器阵列下方，而不是位于其旁边。这减少了DRAM存储器芯片的占用空间，并使阵列和外围设备之间的连接更加高效。在这种配置中，2T0C DRAM位单元集成到外围设备的BEOL中，这是IGZO材料的特性允许的。

其次，新颖的位单元为2D或3D堆叠配置铺平了道路，从而进一步提高了密度。这些堆叠配置将有助于打破存储器壁垒，使DRAM存储器能够继续在云计算和人工智能等数据密集型应用中发挥关键作用。在不同层面上实现两个晶体管（堆叠2T0C）还有低关断电流、导通电流等额外的好处。可以分别优化两个晶体管。

在率先提出这一概念后，imec在2020年IEEE国际电子设备会议 (IEDM)上首次实验演示了功能性2T0C DRAM单元。

凭借低关断电流的优势，首批2T0C DRAM单元的保留时间>400秒，大约是典型DRAM刷新时间的1000倍。这些结果是在对在300毫米晶圆上加工的基于IGZO的薄膜晶体管进行缩放和优化后获得的。优化旨在抑制氧和氢缺陷的影响，这是开发性能良好的基于IGZO的晶体管面临的主要挑战之一。然后将栅极长度为45nm的优化晶体管集成到2T0C DRAM位单元架构中，其中读取晶体管的寄生电容用作存储元件。

(a) 基于2T0C IGZO的DRAM单元的布局(b) 相应的TEM图像（W=写入；R=读取；WL=字线；BL=位线）

接下来，imec开始探索能够提高2T0C DRAM密度并改善性能和可靠性指标（例如关断电流、数据保留、耐久性、导通电流和阈值电压）的旋钮。

在2021年的IEDM上，imec研究人员展示了一种改进的基于IGZO的2T0C DRAM位单元，其保留时间>1000秒，耐久性几乎无限（>1011次读写周期），写入时间<10纳秒。

这些突破性成果是在优化IGZO晶体管的材料堆叠和集成方案后取得的：采用后栅极方法，采用埋氧隧道和自对准接触，并结合缩放栅极电介质 (Al2O3 ) 厚度。实施埋氧隧道并与O2环境中的退火相结合，降低了IGZO通道中的氧空位浓度，有利于开启和关闭电流。

这项IGZO-DRAM技术为更积极的DRAM微缩奠定了基础。IGZO晶体管的栅极长度缩小至14nm，同时仍保持>100s的保持时间。研究人员还展示了2T0C DRAM单元的变体，其IGZO层厚度减小（5nm）。这消除了对氧隧道和O2退火步骤的需求，从而简化了工艺流程。Imec还展示了具有共形沉积薄IGZO通道（5nm，通过ALD）的功能晶体管，这是迈向3D DRAM集成的垫脚石。

最近，imec使用反应离子蚀刻 (RIE) 技术代替常用的离子束蚀刻 (IBE) 来对2T0C晶体管的有源模块进行图案化。RIE可以在极小的尺寸（小于100nm）上进行图案化，同时损伤有限，从而进一步减少面积消耗。此外，由于有效抑制了晶体管侧壁上的外部泄漏路径，在2T0C DRAM位单元中使用这些晶体管可以将保留时间提高到4.5小时以上。

据悉，imec的颠覆性DRAM概念的潜力引起了世界各地大学、研究机构和企业的兴趣。几个研究小组开始研究其他位单元配置、晶体管性能“助推器”和替代氧化物半导体材料。

其中，中国科学院微电子研究所自2021年起发布有关2T0C IGZO DRAM的文章，展示了一种有利于多位操作的替代2T0C配置。后来又展示了具有垂直集成IGZO通道的晶体管。单片堆叠“垂直”读写晶体管的能力使面积高效的4F2 2D DRAM单元配置成为可能；旺宏实现了具有环绕栅极和环绕通道IGZO FET的3D 2T0C位单元；北京大学基于材料堆叠工程优化了IGZO晶体管，从而提高了2T0C DRAM单元性能。

除了IGZO，W掺杂的氧化铟 (IWO)等其他氧化物半导体通道材料的薄膜晶体管也在考虑之中。斯坦福大学最初考虑使用氧化铟锡 (ITO) 来实现2T0C。2024年，他们还与台积电合作使用IWO制造了n型薄膜晶体管。此外，他们还首次将IWO n型晶体管与同样由氧化物半导体制成的p型晶体管相结合，以提高性能并减少耦合效应。

根据Yole发布的2024年报告显示，2T0C IGZO-DRAM最近已被添加到长期DRAM技术路线图中。该技术被认为是实现备受期待的3D DRAM的可能方法之一。此外，未来几年对边缘设备上的AI的需求预计将激增，从而产生对高密度嵌入式DRAM (eDRAM)的需求。无电容器IGZO-DRAM技术是此应用非常有吸引力的候选者。基于其开创性活动，imec开始开发与BEOL兼容的eDRAM实现。

多年来，imec在评估、理解和建模可靠性故障方面取得了长足进步，为制造目标寿命为五年的可靠IGZO晶体管提供了诸多思路。

相变存储器，低功耗与高性能的双重突破

除了上述技术，还有众多新型存储技术在不断涌现，它们各自凭借独特的优势，在替代DRAM的赛道上展开了激烈的角逐。

相变存储器（PCM）便是其中的佼佼者。

PCM的原理是通过改变温度，让相变材料在低电阻结晶（导电）状态与高电阻非结晶（非导电）状态间转换。PCM具备低延时、寿命长、功耗低、密度高、抗辐照特性好等优势。

大家都比较熟悉的Intel和Micron合作开发的3D XPoint技术，就是PCM的一种。只不过随着英特尔傲腾内存业务的关闭，3D XPoint内存技术也走到了尽头。

据报道，韩国KAIST的Shinhyun Choi教授团队开发的纳米灯丝技术，为PCM的发展带来了新的突破。该技术通过创建相变纳米丝，将PCM的功耗降低了15倍，成功解决了传统PCM功耗过高的问题。这项技术的原理是利用材料在不同相态之间的转变来存储数据，通过精确控制相变过程，实现了高速、低功耗的数据读写。

与传统PCM相比，这种新型PCM不仅保持了速度快、ON/OFF比大、变化小、多级存储特性等优点，还实现了低功耗运行。它还兼具DRAM的速度和NAND的非易失性，使数据存储更加稳定可靠，为存储技术的发展开辟了新的道路。

在物联网设备中，相变存储器可以作为高效的存储解决方案，满足设备对低功耗和高性能的需求。

新型非易失性存储器：UK III-V Memory

英国兰开斯特大学的研究人员研发出了一种基于GaSb/InAs的新型非易失性存储器—UK III-V Memory。

该技术基于20nm光刻工艺构建，写入时间仅为5ns，与DRAM相当，而写入能耗却仅为DRAM的1%。它采用“双阱共振隧道结”，通过交替的GaSb和InAs层实现数据存储，具备类似闪存的简单读取特性，同时能够在断电时保持数据的完整性。这意味着设备在断电后无需重新加载数据，可几乎马上打开电源并返回到上次停止的位置，提高了设备的使用效率。

该团队首席研究员Manus Hayne认为，该技术有望取代价值1000亿美金的DRAM和闪存市场，目前团队正在为其申请专利。在移动设备中，用户希翼设备能够快速启动并恢复到上次使用的状态，UK III-V Memory的出现恰好满足了这一需求，未来有望在移动设备存储领域发挥重要作用。

SOT-MRAM技术，新突破

磁阻式随机存取存储器（MRAM）也在不断发展。这是一种基于隧穿磁阻效应的技术，它利用磁性材料的磁阻效应来存储数据，具有非易失性、高速读写、无限次擦写等优势。随着技术的不断进步，MRAM的存储密度和性能不断提高，成本逐渐降低，有望在未来的存储市场中占据一席之地。

目前主流的MRAM技术是STT MRAM，使用隧道层的“巨磁阻效应”来读取位单元，当该层两侧的磁性方向一致时为低电阻，当磁性方向相反时，电阻会变得很高。

此外，基于自旋轨道扭矩（SOT）的磁性随机存取存储器（MRAM）也在不断取得进展。德国美因茨约翰内斯古腾堡大学（JGU）的研究团队与法国Antaios企业合作，利用轨道霍尔效应开发出了一种新型SOT-MRAM。

该SOT-MRAM技术在写入电流和能效比方面实现了双重突破。通过轨道霍尔效应，该技术将写入电流降低了20%，能效比提升了30%，同时确保数据可以保存十年以上。

与传统的SOT-MRAM依赖强自旋轨道耦合的金属材料（如铂和钨）不同，该技术通利用轨道霍尔效应将电荷电流转换为轨道电流，避免了对稀有和昂贵材料的依赖，降低了生产成本。其非易失性和低功耗特性，使其非常适合应用于数据中心和高性能计算等领域。在数据中心中，大量的数据需要快速存储和读取，同时对存储设备的稳定性和可靠性要求极高，新型SOT-MRAM的出现为数据中心的存储需求提供了新的解决方案。

写在最后

从HBM的3D封装到铁电存储的材料革新，AI正驱动半导体产业进入“架构+材料”双轮驱动的新时代。

当存储单元从二维平面走向三维立体，当数据存储突破易失性边界，AI算力的下一个十年，将由存储技术的持续革命来书写，全球存储产业正在经历一场深刻的重构。

在AI浪潮的强劲拉动下，各大厂商纷纷加大在HBM领域的布局，以抢占市场先机。但随着技术不断进步，未来的存储市场也将呈现出多元化的发展趋势。通过上文能看到，业界有不少技术正在觊觎DRAM的“宝座”，3D铁电RAM、DRAM+、IGZO 2T0C、SOT-MRAM、自旋电子器件等等新技术也在不断突破传统存储架构的束缚，展现出巨大的发展潜力。目前正逐渐从实验室走向工程验证阶段，有望在未来几年实现商业化应用。

如上文所述，当传统路径中延续性技术创新的弊端已经暴露出来，市场亟待能够满足新场景需求的存储器产品，新型存储迎来机会窗口。

新型存储技术的崛起也将为市场带来更多的选择，它们将与HBM相互补充，不同的存储技术将根据自身的特点和优势，在不同的应用场景中发挥重要作用，共同推动存储行业的发展。而这也将进一步重塑半导体产业的格局，为行业带来新的机遇和挑战。


来源：36kr